采用读写分离和BIST可编程定时控制电路的低活性和泄漏功耗的SRAM

采用读写分离和BIST可编程定时控制电路的低活性和泄漏功耗的SRAM(中文8000字,英文PDF)
摘要
高速低活性和泄漏功耗的SRAM存储器是为移动处理器开发的。这个用于低泄漏电流的电池阵列和电源切断的外围电路的睡眠模式处于待机模式，在主动模式下，通过使用虚拟地面控制的分布式解码器，泄漏功率降低了约4%。此外，采用读写时序控制减少了约25%的写入电流。带有嵌入式内置自测试（BIST）的可编程定时控制与紧凑时序控制的实现，使由于工艺变化的延迟变化得以减缓，从而产生较低的活动能量。设计的16 kbit的存储器是由65 nm LP工艺制造。它的运行速度为1.24千兆赫，同时消耗的泄漏功率为1.16兆瓦，在待机模式下，11.1 PJ /访问活动能量的一个词的长度为32位。
关键词：SRAM  BIST  存储单元 地址解码器 传感放大器

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